/external/llvm/lib/Target/SystemZ/ |
H A D | SystemZSelectionDAGInfo.cpp | 68 EVT DstVT = Dst.getValueType(); local 92 Dst = DAG.getNode(ISD::ADD, DL, DstVT, Dst, 93 DAG.getConstant(Size1, DstVT)); 106 SDValue Dst2 = DAG.getNode(ISD::ADD, DL, DstVT, Dst, 107 DAG.getConstant(1, DstVT)); 120 SDValue Dst2 = DAG.getNode(ISD::ADD, DL, DstVT, Dst, 121 DAG.getConstant(1, DstVT));
|
/external/llvm/lib/Target/X86/ |
H A D | X86SelectionDAGInfo.cpp | 254 EVT DstVT = Dst.getValueType(); local 258 DAG.getNode(ISD::ADD, dl, DstVT, Dst, 259 DAG.getConstant(Offset, DstVT)),
|
H A D | X86FastISel.cpp | 87 bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT, 333 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g. 335 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, argument 338 unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, 789 EVT DstVT = VA.getValVT(); local 791 if (SrcVT != DstVT) { 798 assert(DstVT == MVT::i32 && "X86 should always ext to i32"); 808 SrcReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Op, 1020 EVT DstVT = TLI.getValueType(I->getType()); local 1021 if (!TLI.isTypeLegal(DstVT)) 1513 EVT DstVT = TLI.getValueType(I->getType()); local 2299 EVT DstVT = TLI.getValueType(I->getType()); local [all...] |
H A D | X86ISelDAGToDAG.cpp | 495 EVT DstVT = N->getValueType(0); local 498 if (SrcVT.isVector() || DstVT.isVector()) 506 bool DstIsSSE = X86Lowering->isScalarFPTypeInSSEReg(DstVT); 524 MemVT = DstVT; // FP_ROUND must use DstVT, we can't do a 'trunc load'. 526 MemVT = SrcIsSSE ? SrcVT : DstVT; 536 SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
|
H A D | X86ISelLowering.cpp | 8582 EVT DstVT = Op.getValueType(); local 8583 if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64) 8587 if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32) 8653 return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0)); 12660 EVT DstVT = Op.getValueType(); local 12663 assert((DstVT == MVT::i64 || 12664 (DstVT.isVector() && DstVT.getSizeInBits()==64)) && 12667 if (SrcVT==MVT::i64 && DstVT.isVector()) 12669 if (DstVT 18195 MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32; local [all...] |
/external/llvm/lib/CodeGen/SelectionDAG/ |
H A D | FastISel.cpp | 736 EVT DstVT = TLI.getValueType(I->getType()); local 739 DstVT == MVT::Other || !DstVT.isSimple()) 744 if (!TLI.isTypeLegal(DstVT)) 759 DstVT.getSimpleVT(), 788 MVT DstVT = DstEVT.getSimpleVT(); local 798 if (SrcVT == DstVT) { 800 const TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT); 811 ResultReg = FastEmit_r(SrcVT, DstVT, ISD::BITCAST, Op0, Op0IsKill); 1072 EVT DstVT local [all...] |
H A D | LegalizeIntegerTypes.cpp | 2684 EVT DstVT = N->getValueType(0); local 2685 RTLIB::Libcall LC = RTLIB::getSINTTOFP(Op.getValueType(), DstVT); 2688 return TLI.makeLibCall(DAG, LC, DstVT, &Op, 1, true, SDLoc(N)); 2787 EVT DstVT = N->getValueType(0); local 2791 // treated as signed) is representable in DstVT. Check that the mantissa 2792 // size of DstVT is >= than the number of bits in SrcVT -1. 2793 const fltSemantics &sem = DAG.EVTToAPFloatSemantics(DstVT); 2797 SDValue SignedConv = DAG.getNode(ISD::SINT_TO_FP, dl, DstVT, Op); 2843 SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, DstVT, DAG.getEntryNode(), 2848 return DAG.getNode(ISD::FADD, dl, DstVT, SignedCon [all...] |
/external/llvm/lib/Transforms/Scalar/ |
H A D | CodeGenPrepare.cpp | 465 EVT DstVT = TLI.getValueType(CI->getType()); local 468 if (SrcVT.isInteger() != DstVT.isInteger()) 473 if (SrcVT.bitsLT(DstVT)) return false; 481 if (TLI.getTypeAction(CI->getContext(), DstVT) == 483 DstVT = TLI.getTypeToTransformTo(CI->getContext(), DstVT); 486 if (SrcVT != DstVT)
|
/external/llvm/lib/Target/ARM/ |
H A D | ARMISelLowering.cpp | 3684 EVT DstVT = N->getValueType(0); local 3685 assert((SrcVT == MVT::i64 || DstVT == MVT::i64) && 3689 if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) { 3694 return DAG.getNode(ISD::BITCAST, dl, DstVT, 3699 if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
|